О скоростях передачи данных на шинах между кеш-памятью второго и третьего уровней и между процессором и оперативной памятью в современных компьютерах

В данной работе рассматривается архитектура используемых в настоящее время центральных процессоров и ограничения их производительности в современном виде. Так как чаще всего для повышения производительности центральных процессоров предлагаются решения, связанные с изменением существующей архитектуры, необходимо иметь представление о скоростях передачи данных внутри процессора и на шинах, подходящих к нему. Это позволит оценить применимость предлагаемых решений и даст возможность их оптимизировать. В этой статье решается задача измерения реальных скоростей передачи данных на интерфейсе между кеш-памятью второго и третьего уровней внутри процессора и на интерфейсе между процессором и оперативной памятью, а также изучения зависимости численных результатов от количества активных ядер, тактовой частоты процессора и типа проводимого теста. В статье приводится методология проведения измерений с помощью программного инструмента Intel Performance Counter Monitor от компании Intel, а также приводятся формулы для получения итогового результата из полученных в ходе измерений значений. Приведено подробное описание тестов, имитирующих реальную нагрузку на центральный процессор, и синтетических тестов. Зависимости скоростей передачи данных от количества активных ядер и от тактовой частоты процессора представлены в виде графиков. Зависимости скоростей передачи данных от типа теста представлены в виде столбиковых диаграмм для трех различных значений тактовой частоты процессора.

1. Peter J. Denning, Ted G. Lewis, “Exponential Laws of Computing Growth”, Communications of the ACM, 60:1 (2017), 54–65.

2. Intel Corporation, “7th gen intel core and Intel Xeon processor briefing”, https://newsroom.intel.com/newsroom/wp-content/uploads/sites/11/2017/01/7thgen-intel-core-january-product-brief.pdf.

3. Thomas Walther, “Scaling through more cores. From single to multi core”, https://wr.informatik.uni-hamburg.de/ media/teaching/wintersemester 2015 2016/nthr- 16-walther-scaling through more cores-ausarbeitung.pdf.

4. Li X., “Survey of Wireless Network-on-Chip Systems”, http://www.eng.auburn.edu/ agrawvd/THESIS/LI/report.pdf.

5. Ganguly A., Deb S., Belzer B., “Scalable hybrid wireless network-on-chip architectures for multicore systems”, IEEE Transactions on Computers, 60:10 (2011), 1485–1502.

6. Advanced Micro Devices Inc., “AMD desktop processor solutions”, “AMD desktop processor solutions”, www.amd.com. [7] Intel Corporation, www.intel.com.

7. Intel Corporation, “Intel 64 and IA-32 Architectures Software Developer’s Manual”, https://software.intel.com/sites/default/files/managed/39/c5/325462-sdm-vol-1-2abcd- 3abcd.pdf.

8. Kubuntu devs, “Kubuntu 14.10”, www.kubuntu.org/news/kubuntu-14.10.

9. Intel Corporation, “Intel Performance Counter Monitor”, www.intel.com/software/pcm.

10. Daemen J., Rijmen V., “AES Proposal: Rijndael”, 1999.

11. Total Annihilation Universe, “Total Annihilation Universe”, www.tauniverse.com.